Accelerated Graphics Port
| Accelerated Graphics Port | ||
|---|---|---|
| Accelerated Graphics Port | ||
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 Acelerated Graphics Port (AGP). | ||
| Información | ||
| Tipo | bus de expansión | |
| Fecha de creación | 1996[1][2] | |
| Desarrollador | Intel | |
| Descontinuación | 2004 | |
| Datos técnicos | ||
| Ancho en bits | 32 | |
| Número de dispositivos | uno por ranura | |
| Velocidad de transferencia | hasta 2133 MB/s | |
| Tipo de bus | Paralelo | |
| Estandarización | ||
| Estándar | 1.0, 2.0, 3.0, Pro 1.0, Pro 1.1a | |
| Cronología | ||
| Industry Standard Architecture | Accelerated Graphics Port | PCI Express |
| Tarjeta Accelerated Graphics Port | ||
 Compatibilidad, llaves AGP en la tarjeta (arriba), en la ranura (abajo).[3] | ||
En informática, Accelerated Graphics Port o AGP (en español "Puerto de gráfico acelerado") es una especificación de bus que proporciona una conexión directa entre el adaptador de gráficos y la memoria. Es un puerto (puesto que solo se puede conectar un dispositivo, mientras que en el bus se pueden conectar varios) desarrollado por Intel en 1996 como solución a los cuellos de botella que se producían en las tarjetas gráficas que usaban el bus PCI.[2] El diseño parte de las especificaciones del PCI 2.1.
Uso
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El puerto AGP se utiliza exclusivamente para conectar tarjetas gráficas, y debido a su arquitectura solo puede haber una ranura. Dicha ranura mide unos 8 cm y se encuentra a un lado de las ranuras PCI.[4]
A partir de 2006, el uso del puerto AGP ha ido disminuyendo con la aparición de una nueva evolución conocida como PCI-Express, que proporciona mayores prestaciones en cuanto a frecuencia y ancho de banda. Así, los principales fabricantes de tarjetas gráficas, como AMD y nVIDIA, han ido presentando cada vez menos productos para este puerto.
Versiones
[editar]| Especificación | Voltaje | Reloj | Velocidad | Transferencias/reloj | Tasa (MB/s) |
|---|---|---|---|---|---|
| PCI | 3.3/5 V | 33 MHz | — | 1 | 133 |
| PCI 2.1 | 3.3/5 V | 33/66 MHz | — | 1 | 266 |
| AGP 1.0 | 3.3 V | 66 MHz | 1× | 1 | 266 |
| AGP 1.0 | 3.3 V | 66 MHz | 2× | 2 | 533 |
| AGP 2.0 | 1.5 V | 66 MHz | 4× | 4 | 1066 |
| AGP 3.0 | 0.8 V | 66 MHz | 8× | 8 | 2133 |
| AGP 3.5* | 0.8 V | 66 MHz | 8× | 8 | 2133 |
Consumo de energía
[editar]| Tipo de ranura | 3.3 V | 5 V | 12 V | 3.3 V Aux | 1.5 V | 3.3 V[i] | 12 V[i] | Energía total |
|---|---|---|---|---|---|---|---|---|
| AGP | 6 A | 2 A | 1 A | 0.375 mA | 2 A | - | - | 48.25 W[ii] |
| AGP Pro110 | 7.6 A | 9.2 A | 50 a 110 W | |||||
| AGP Pro50 | 7.6 A | 4.17 A | 25 a 50 W |
Pines del conector
[editar]El conector AGP contiene la mayoría de las señales del bus PCI, más algunos agregados. El conector tiene 66 contactos sobre cada lado, aunque cuatro se removieron para el espacio de la clave. El Pin 1 es el más cercano al conjunto I/O (entrada/salida), y los lados B y A figuran en la tabla, orientándose hacia abajo en el conector de la placa base.
Los contactos están espaciados en intervalos de 1 mm, sin embargo están ubicados en dos filas verticales intercaladas de forma tal que hay 2 mm de espacio entre los pines de cada fila. Los contactos del lado A están con una numeración impar, los del lado B con numeración par están en la fila de abajo (1.0 a 3.5 mm desde el borde de la tarjeta). Los otros contactos están en la fila de arriba (3.7 a 6.0 mm desde el borde de la tarjeta).
| Pin | Lado B | Lado A | Observaciones | |
|---|---|---|---|---|
| 1 | OVERCNT# | +12 V | Alerta de sobrecorriente del puerto USB (abreviación del término overcurrent que significa sobrecorriente) | |
| 2 | +5 V | TYPEDET# | La tarjeta pone la señal en baja para indicar que utiliza 1.5 V (AGP 2.0 4x) | |
| 3 | +5 V | GC_DET# | La tarjeta pone la señal en baja para indicar el uso de 0.8 V (AGP 3.0 8x) | |
| 4 | USB+ | USB− | Pines USB para pasar hacia el monitor | |
| 5 | GND | GND | ||
| 6 | INTB# | INTA# | Líneas de inrrupción (drenaje abierto) | |
| 7 | CLK | RST# | Reloj de 66 MHz, Reinicio del Bus | |
| 8 | REQ# | GNT# | Requerimiento de Bus desde la tarjeta, y grant desde la placa base | |
| 9 | +3.3 V | +3.3 V | ||
| 10 | ST[0] | ST[1] | Estatus AGP (válido mientras GNT# está bajo) | |
| 11 | ST[2] | MB_DET# | La placa base lo pone en cero para indicar el uso de 0.8 V (AGP 3.0 8x) | |
| 12 | RBF# | PIPE# | DBI_HI | Búfer de lectura lleno, Requerimiento de ''Pipeline'', inversión de bus de datos[31:16] |
| 13 | GND | GND | ||
| 14 | DBI_LO | WBF# | Inversión de bus de datos [15:0], búfer de escritura lleno | |
| 15 | SBA[0] | SBA[1] | Dirección de bus de banda lateral | |
| 16 | +3.3 V | +3.3 V | ||
| 17 | SBA[2] | SBA[3] | ||
| 18 | SB_STB | SB_STB# | ||
| 19 | GND | GND | ||
| 20 | SBA[4] | SBA[5] | ||
| 21 | SBA[6] | SBA[7] | ||
| 22 | R | R | Espacio de la clave para tarjetas AGP de 3.3 V | |
| 23 | GND | GND | ||
| 24 | +3.3 V aux | R | ||
| 25 | +3.3 V | +3.3 V | ||
| 26 | AD[31] | AD[30] | Bus de datos/direcciones (la mitad de arriba) | |
| 27 | AD[29] | AD[28] | ||
| 28 | +3.3 V | +3.3 V | ||
| 29 | AD[27] | AD[26] | ||
| 30 | AD[25] | AD[24] | ||
| 31 | GND | GND | ||
| 32 | AD_STB[1] | AD_STB[1]# | ||
| 33 | AD[23] | C/BE[3]# | ||
| 34 | Vddq | Vddq | ||
| 35 | AD[21] | AD[22] | ||
| 36 | AD[19] | AD[20] | ||
| 37 | GND | GND | ||
| 38 | AD[17] | AD[18] | ||
| 39 | C/BE[2]# | AD[16] | ||
| 40 | Vddq | Vddq | 3.3 o 1.5 V | |
| 41 | IRDY# | FRAME# | Iniciador listo, Transferencia en progreso | |
| 42 | +3.3 V aux | R | Espacio de la clave para tarjetas AGP de 1.5 V | |
| 43 | GND | GND | ||
| 44 | R | R | ||
| 45 | +3.3 V | +3.3 V | ||
| 46 | DEVSEL# | TRDY# | Objetivo seleccionado, Objetivo listo | |
| 47 | VDDQ | STOP# | Objetivo requiere parada | |
| 48 | PERR# | PME# | Error de paridad, evento de administración de energía (opcional) | |
| 49 | GND | Ground | ||
| 50 | SERR# | PAR | Error de sistema, paridad par para transacciones PCI (1x) únicamente | |
| 51 | C/BE[1]# | AD[15] | Bus de datos/direcciones (mitad de abajo) | |
| 52 | Vddq | Vddq | ||
| 53 | AD[14] | AD[13] | ||
| 54 | AD[12] | AD[11] | ||
| 55 | GND | GND | ||
| 56 | AD[10] | AD[9] | ||
| 57 | AD[8] | C/BE[0]# | ||
| 58 | Vddq | Vddq | ||
| 59 | AD_STB[0] | AD_STB[0]# | ||
| 60 | AD[7] | AD[6] | ||
| 61 | GND | GND | ||
| 62 | AD[5] | AD[4] | ||
| 63 | AD[3] | AD[2] | ||
| 64 | Vddq | Vddq | ||
| 65 | AD[1] | AD[0] | ||
| 66 | Vregcg | Vrefgc | Referencias de voltajes de entrada/salida | |
| GND pin | Referencia de 0 Volt |
|---|---|
| PWR pin | Fuente de energía para la tarjeta AGP |
| Output pin | Salida de la tarjeta AGP, la señal es recibida por la placa base |
| Initiator output | Salida del maestro/iniciador, recibido por el objetivo |
| I/O signal | Puede ser manipulado por el iniciador o el objetivo, dependiendo de la operación |
| Target output | Manipulado por el objetivo, recibido por el iniciador/maestro |
| Input | Entrada manejada por la placa base, recibido por la tarjeta AGP |
| Open drain | Puede ser puesta a un estado bajo y/o sensado por la tarjeta o la placa base |
| R | No utilizada actualmente, no conectar |
Las señales PCI omitidas son:
- La fuente de alimentación de −12 V
- Los requerimientos de interrupción tercero y cuarto (INTC#, INTD#)
- Los pines JTAG (TRST#, TCK, TMS, TDI, TDO)
- Los pines del SMBus (SMBCLK, SMBDAT)
- El pin IDSEL; una tarjeta AGP conecta AD[16] a IDSEL internamente
- Los pines de extensión de 64-bit (REQ64#, ACK64#) y 66 MHz (M66EN)
- El pin LOCK# para bloquear el soporte de transacción
Las señales que se agregan son:
- Deshabilitación de Datos AD_STB[1:0] (y AD_STB[1:0]# en AGP 2.0)
- Bus de direcciones de banda lateral SBA[7:0] y SB_STB (y SB_STB# en AGP 2.0)
- Las señales de estado ST[2:0]
- USB+ y USB− (y OVERCNT# en AGP 2.0)
- La señal PIPE# (removida en AGP 3.0 para señales de 0.8 V )
- La señal RBF#
- Los pines TYPEDET#, Vregcg y Vreggc (AGP 2.0 para señales de 1.5V)
- Las señales DBI_HI y DBI_LO (AGP 3.0 únicamente para señales de 0.8 V)
- Los pines GC_DET# y MB_DET# (AGP 3.0 para señales de 0.8V)
- La señal WBF#l (extensión de escritura rápida de AGP 3.0)
Véase también
[editar]Notas
[editar]Referencias
[editar]- ↑ a b Intel (31 de julio de 1996). «Accelerated Graphics Port Interface Specification Revision 1.0» (en inglés). Consultado el 26 de abril de 2016.
- ↑ a b Quimlan, Tom (8 de abril de 1996). «Intel's AGP design avoids the PCI bus for 3-D Graphics». InfoWorld (en inglés).
- ↑ Messmer, Hans-Peter; Dembowski, Klaus (2003). «23.2 AGP-Slots». PC-Hardwarebuch (en alemán). Pearson Deutschland GmbH. p. 823. ISBN 3827320143. «Abb. 23.2: Die verschiedenen AGP-Slots».
- ↑ Dembowski, 2003, pp. 23-24
- ↑ Intel (4 de mayo de 1998), Accelerated Graphics Port Interface Specification Revision 2.0 (en inglés), archivado desde el original el 20 de septiembre de 2008, consultado el 15 de septiembre de 2014.
- ↑ Intel (septiembre de 2002), AGP V3.0 Interface Specification (en inglés), consultado el 9 de octubre de 2011.
Bibliografía
[editar]- Dembowski, Klaus (2003). Gran libro del hardware. Marcombo. pp. 23-35. ISBN 8426713424. «Referencia de Hardware: Accelerated Graphics Port - AGP».
Enlaces externos
[editar]- Especificaciones AGP: 1.0 Archivado el 3 de mayo de 2015 en Wayback Machine., 2.0, 3.0, Pro 1.0, Pro 1.1a
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