SSE3

SSE3, pour Streaming SIMD Extensions version 3, connu aussi par son nom de code interne Prescott New Instructions (PNI), est la troisième génération du jeu d'instructions SSE pour l'architecture IA-32. Elle ajoute 13 nouvelles instructions-machine au jeu précédent, SSE2.

Intel a introduit SSE3 au début de l'année 2004 avec la version Prescott de son processeur Pentium 4. En avril 2005, AMD a introduit un sous-ensemble de SSE3 dans la révision E de leur processeur Athlon 64 (Venice et San Diego). Leur jeu d'instructions SIMD pour la plate-forme x86, du plus ancien au plus récent, sont MMX, 3DNow! (développé par AMD), SSE et SSE2.

Le changement le plus notable est la capacité à fonctionner horizontalement dans un registre, à l'opposé des plus ou moins strictes opérations verticales de toutes les instructions SSE précédentes. Plus spécifiquement, les instructions pour additionner et multiplier plusieurs valeurs stockées dans un seul registre ont été ajoutées. Ces instructions simplifient l'implantation de bon nombre d'opérations DSP et 3D. Il y a aussi une nouvelle instruction pour convertir des valeurs à virgules flottantes à des entiers sans avoir à changer le mode d'arrondissement global, permettant ainsi d'éviter la réinitialisation du Pipeline d'instruction. Finalement, il y a l'ajout de LDDQU, une instruction alternative, qui donne de meilleures performances sur des architectures NetBurst, pour charger les vecteurs d'entiers mal alignés qui traversent les limites du cacheline.

• AMD :
  • Athlon 64 (depuis la révision E4 Kuma et la révision E5 Puma)
  • Athlon 64 X2
  • Athlon 64 FX (depuis la révision E4 San Diego)
  • Opteron (depuis la révision E5)
  • Sempron (depuis la révision E4 Palermo)
  • Turion 64
  • Turion 64 X2
• Intel :
  • Pentium D
  • Celeron D
  • Pentium 4 (depuis Prescott)
  • Pentium Dual Core
  • Intel Core
  • Intel Atom
  • Xeon (depuis Nocona)
• VIA/Centaur (en) :
  • C7
• Transmeta
  • Efficeon TM88xx

Arithmétique

• ADDSUBPD - ( Add-Subtract-Packed-Double )
  • Entrée - { A0, A1 }, { B0, B1 }
  • Sortie - { A0 - B0, A1 + B1 }
• ADDSUBPS - ( Add-Subtract-Packed-Single )
  • Entrée : { A0, A1, A2, A3 }, { B0, B1, B2, B3 }
  • Sortie : { A0 - B0, A1 + B1, A2 - B2, A3 + B3 }

AOS (Tableau de structures)

• HADDPD - ( Horizontal-Add-Packed-Double )
  • Entrée : { A0, A1 }, { B0, B1 }
  • Sortie : { B0 + B1, A0 + A1 }
• HADDPS ( Horizontal-Add-Packed-Single )
  • Entrée : { A0, A1, A2, A3 }, { B0, B1, B2, B3 }
  • Sortie : { B0 + B1, B2 + B3, A0 + A1, A2 + A3 }
• HSUBPD - ( Horizontal-Subtract-Packed-Double )
  • Entrée : { A0, A1 }, { B0, B1 }
  • Sortie : { A0 - A1, B0 - B1 }
• HSUBPS - ( Horizontal-Subtract-Packed-Single )
  • Entrée : { A0, A1, A2, A3 }, { B0, B1, B2, B3 }
  • Sortie : { A0 - A1, A2 - A3, B0 - B1, B2 - B3 }
• LDDQU - un chargement alternatif de vecteur codé sur des entiers, utile pour la compression vidéo
• MOVDDUP, MOVSHDUP, MOVSLDUP - pour les nombres complexes et le filtrage audio
• FISTTP - conversion de la pile du coprocesseur vers des entiers

• MONITOR, MWAIT - Permet d'optimiser les applications multi-threading, Les processeurs disposant de l’Hyper-Threading devraient bénéficier de meilleures performances.

• Le SSE4 est une autre avancée majeure, ajoutant une instruction de produit scalaire, de nombreuses instructions d'additions entières, une instruction popcnt et d'autres instructions. SSE4 arrête le support des registres MMX. Le SSE4 est supporté par la version 'Penryn' de la microarchitecture Core 2^[1],[2].
• Le SSE5 prévu initialement pour mi-août 2007 par AMD et implémenté dans la microarchitecture Bulldozer en octobre 2011, permet, comme dans les processeurs RISC, de préciser dans l'instruction un troisième registre destination, ce qui permet d'économiser un bon nombre d'instructions et devrait intrinsèquement accélérer les calculs. Auparavant, il fallait d'abord copier le contenu du registre destination dans un nouveau registre afin de ne pas détruire les informations précédentes^[3],[4].

• Jeu d'instructions x86

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